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MG74P 데이터시트 PDF




OKI electronic componets에서 제조한 전자 부품 MG74P은 전자 산업 및 응용 분야에서
광범위하게 사용되는 반도체 소자입니다.


 

PDF 형식의 MG74P 자료 제공

부품번호 MG74P 기능
기능 0.25m Sea of Gates and Customer Structured Arrays
제조업체 OKI electronic componets
로고 OKI electronic componets 로고


MG74P 데이터시트 를 다운로드하여 반도체의 전기적 특성과 매개변수에 대해 알아보세요.



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MG74P 데이터시트, 핀배열, 회로
DATA SHEET
OKI
ASIC
PRODUCTS
MG113P/114P/115P/73P/74P/75P
0.25µm Sea of Gates and
Customer Structured Arrays
November 1999




MG74P pdf, 반도체, 판매, 대치품
s MG113P/114P/115P/73P/74P/75P s ––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
FEATURES
• 0.25µm drawn 3-, 4-, and 5-layer metal CMOS
• Optimized 2.5-V core
• Optimized 3-V I/O
• SOG and CSA architecture availability
• 77-ps typical gate propagation delay (for a 4x-
drive inverter gate with a fanout of 2 and 0 mm
of wire, operating at 2.5 V)
• Over 5.4M raw gates and 868 I/O pads using
60µ staggered I/O
• User-configurable I/O with VSS, VDD, TTL,
3-state, and 1- to 24-mA options
• Slew-rate-controlled outputs for low-radiated
noise
• H-clock tree cells which reduces the maximum
skew for clock signals
• Low 0.2µW/MHz/gate power dissipation
• User-configurable single- and dual-port
memories
• Specialized IP cores and macrocells including
32-bit ARM7TDMI CPU, phase-locked loop
(PLL), and peripheral component interconnect
(PCI) cells
• Floorplanning for front-end simulation, back-
end layout controls, and link to synthesis
• Joint Test Action Group (JTAG) boundary scan
and scan path Automatic Test Pattern
Generation (ATPG)
• Support for popular CAE systems including
Cadence, IKOS, Mentor Graphics, Model
Technology, Inc. (MTI), Synopsys, and
Viewlogic
2 Oki Semiconductor

4페이지










MG74P 전자부품, 판매, 대치품
––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– s MG113P/114P/115P/73P/74P/75P s
Figure 8 shows an array base after placement of the optimized memory macrocells.
High-density RAM
Mega macrocells
Figure 8. Optimized Memory Macrocell Floor Plan
3. Place and route logic into the array transistors.
- Oki Design Center engineers use layout software and customer performance specifications
to connect the random logic and optimized memory macrocells.
Figure 9 marks the area in which placement and routing is performed with cross hatching.
Figure 9. Random Logic Place and Route
Oki Semiconductor
5

7페이지


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