PDF HYMP512Uxxx Data sheet ( Hoja de datos )

Número de pieza	HYMP512Uxxx
Descripción	DDR2 SDRAM Unbuffered DIMMs Based on 512M
Fabricantes	Hynix
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No Preview Available ! 240pin DDR2 SDRAM Unbuffered DIMMs based on 512 Mb 1st ver. This Hynix unbuffered Dual In-Line Memory Module(DIMM) series consists of 512Mb 1st ver. DDR2 SDRAMs in Fine Ball Grid Array(FBGA) packages on a 240pin glass-epoxy substrate. This Hynix 512Mb 1st ver. based DDR2 Unbuffered DIMM series provide a high performance 8 byte interface in 133.35mm width form factor of industry standard. It is suitable for easy interchange and addition. FEATURES • JEDEC standard Double Data Rate2 Synchrnous DRAMs (DDR2 SDRAMs) with 1.8V +/- 0.1V Power Supply • All inputs and outputs are compatible with SSTL_1.8 interface • 4 Bank architecture • Posted CAS • Programmable CAS Latency 3 , 4 , 5 • OCD (Off-Chip Driver Impedance Adjustment) • ODT (On-Die Termination) • Fully differential clock operations (CK & CK) • Programmable Burst Length 4 / 8 with both sequen- tial and interleave mode • Auto refresh and self refresh supported • 8192 refresh cycles / 64ms • Serial presence detect with EEPROM • DDR2 SDRAM Package: 60ball FBGA(64Mx8), 84ball FBGA(32Mx16) • 133.35 x 30.00 mm form factor • Lead-free Products are RoHS compliant ORDERING INFORMATION Part Name HYMP532U646-E3/C4 HYMP564U648-E3/C4 HYMP564U728-E3/C4 HYMP512U648-E3/C4 HYMP512U728-E3/C4 HYMP532U64P6-E3/C4 HYMP564U64P8-E3/C4 HYMP564U72P8-E3/C4 HYMP512U64P8-E3/C4 HYMP512U72P8-E3/C4 Density 256MB 512MB 512MB 1GB 1GB 256MB 512MB 512MB 1GB 1GB Organization 32Mx64 64Mx64 64Mx72 128Mx64 128Mx72 32Mx64 64Mx64 64Mx72 128Mx64 128Mx72 # of DRAMs 4 8 9 16 18 4 8 9 16 18 # of ranks 1 1 1 2 2 1 1 1 2 2 Materials Leaded Leaded Leaded Leaded Leaded Lead free Lead free Lead free Lead free Lead free ECC None None ECC None ECC None None ECC None ECC This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsibility for use of circuits described. No patent licenses are implied. Rev. 1.0 / Apr. 2005 1 1 page 1240pin DDR2 SDRAM Unbuffered DIMMs FUNCTIONAL BLOCK DIAGRAM 256MB(32Mbx64) : HYMP532U64[P]6 /S 0 / DQS 0 DQS 0 DM 0 DQ 0 DQ 1 DQ 2 DQ 3 DQ 4 DQ 5 DQ 6 DQ 7 / DQS 1 DQS 1 DM 1 DQ 8 DQ 9 DQ 10 DQ 11 DQ 12 DQ 13 DQ 14 DQ 15 / DQS 2 DQS 2 DM 2 DQ 16 DQ 17 DQ 18 DQ 19 DQ 20 DQ 21 DQ 22 DQ 23 / DQS 3 DQS 3 DM 3 DQ 24 DQ 25 DQ 26 DQ 27 DQ 28 DQ 29 DQ 30 DQ 31 / LDQS LDQS LDM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 / UDQS UDQS UDM I/ O 8 I/ O 9 I/ O 10 I/ O 11 I/ O 12 I/ O 13 I/ O 14 I/ O 15 /CS D0 / LDQS LDQS LDM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 /CS D1 / UDQS UDQS UDM I/ O 8 I/ O 9 I/ O 10 I/ O 11 I/ O 12 I/ O 13 I/ O 14 I/ O 15 BA 0- BA 1 A 0-A 13 / RAS / CAS CKE 0 /WE ODT 0 VD D S P D VD D/ V D D Q V REF VSS SDRAMS D0-D3 SDRAMS D0-D3 SDRAMS D0-D3 SDRAMS D0-D3 SDRAMS D0-D3 SDRAMS D0-D3 SDRAMS D0-D3 Serial PD D O -D 3 D O -D 3 D O -D 3 / DQS 4 DQS 4 DM 4 DQ 32 DQ 33 DQ 34 DQ 35 DQ 36 DQ 37 DQ 38 DQ 39 / DQS 5 DQS 5 DM 5 DQ 40 DQ 41 DQ 42 DQ 43 DQ 44 DQ 45 DQ 46 DQ 47 / LDQS LDQS LDM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 /CS D2 / UDQS UDQS UDM I/ O 8 I/ O 9 I/ O 10 I/ O 11 I/ O 12 I/ O 13 I/ O 14 I/ O 15 / DQS 6 DQS 6 DM 6 DQ 48 DQ 49 DQ 50 DQ 51 DQ 52 DQ 53 DQ 54 DQ 55 / DQS 7 DQS 7 DM 7 DQ 56 DQ 57 DQ 58 DQ 59 DQ 60 DQ 61 DQ 62 DQ 63 / LDQS LDQS LDM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 /CS D3 / UDQS UDQS UDM I/ O 8 I/ O 9 I/ O 10 I/ O 11 I/ O 12 I/ O 13 I/ O 14 I/ O 15 SCL SCL WP Serial PD A0 S A0 A1 S A1 A1 S A2 SDA Clock Signal Loads C lock Input SDRAM s CK0, /CK0 NC CK1, /CK1 2 CK2, /CK2 2 N ote s : 1. DQ ,DM ,D QS,/DQ S resistors : 22 Ω +/- 5 % . 2. Bax,Ax,/RAS,/CAS,/W E resistors : 10 Ω +/- 5 % . Rev. 1.0 / Apr. 2005 5 5 Page INPUT DC LOGIC LEVEL Parameter Input High Voltage Input Low Voltage Symbol VIH(DC) VIL(DC) INPUT AC LOGIC LEVEL Parameter AC Input logic High AC Input logic Low Symbol VIH(AC) VIL(AC) 1240pin DDR2 SDRAM Unbuffered DIMMs Min VREF + 0.125 -0.30 Max VDDQ + 0.3 VREF - 0.125 Unit V V Note Min VREF + 0.250 - Max - VREF - 0.250 Unit V V Note AC INPUT TEST CONDITIONS Symbol VREF VSWING(MAX) SLEW Condition Input reference voltage Input signal maximum peak to peak swing Input signal minimum slew rate Value 0.5 * VDDQ 1.0 1.0 Units V V V/ns Notes 1 1 2, 3 Notes: 1. Input waveform timing is referenced to the input signal crossing through the VREF level applied to the device under test. 2. The input signal minimum slew rate is to be maintained over the range from VREF to VIH(ac) min for rising edges and the range from VREF to VIL(ac) maxfor falling edges as shown in the below figure. 3. AC timings are referenced with input waveforms switching from VIL(ac) to VIH(ac) on the positive transitions and VIH(ac) to VIL(ac) on the negative transitions. VSWING(MAX) delta TF Falling Slew = VREF - VIL(ac) max delta TF delta TR VDDQ VIH(ac) min VIH(dc) min VREF VIL(dc) max VIL(ac) max VSS Rising Slew = VIH(ac)min - VREF delta TR < Figure : AC Input Test Signal Waveform> Rev. 1.0 / Apr. 2005 11 11 Page

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Número de pieza	Descripción	Fabricantes
HYMP512Uxxx	DDR2 SDRAM Unbuffered DIMMs Based on 512M	Hynix

Número de pieza	Descripción	Fabricantes
SLA6805M	High Voltage 3 phase Motor Driver IC.	Sanken
SDC1742	12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.	Analog Devices

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