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KK74HC374A 데이터시트 PDF




KODENSHI KOREA에서 제조한 전자 부품 KK74HC374A은 전자 산업 및 응용 분야에서
광범위하게 사용되는 반도체 소자입니다.


 

PDF 형식의 KK74HC374A 자료 제공

부품번호 KK74HC374A 기능
기능 Octal 3-State Noninverting D Flip-Flop
제조업체 KODENSHI KOREA
로고 KODENSHI KOREA 로고


KK74HC374A 데이터시트 를 다운로드하여 반도체의 전기적 특성과 매개변수에 대해 알아보세요.



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KK74HC374A 데이터시트, 핀배열, 회로
TECHNICAL DATA
Octal 3-State
Noninverting D Flip-Flop
High-Performance Silicon-Gate CMOS
KK74HC374A
The KK74HC374A is identical in pinout to the LS/ALS374. The
device inputs are compatible with standard CMOS outputs; with pullup
resistors, they are compatible with LS/ALSTTL outputs.
Data meeting the setup and hold time is clocked to the outputs with
the rising edge of the Clock. The Output Enable input does not affect the
states of the flip-flops, but when Output Enable is high, the outputs are
forced to the high-impedance state; thus, data may be stored even when
the outputs are not enabled.
Outputs Directly Interface to CMOS, NMOS, and TTL
Operating Voltage Range: 2.0 to 6.0 V
Low Input Current: 1.0 µA
High Noise Immunity Characteristic of CMOS Devices
ORDERING INFORMATION
KK74HC374AN Plastic
KK74HC374ADW SOIC
TA = -55° to 125° C for all packages
LOGIC DIAGRAM
PIN ASSIGNMENT
PIN 20=VCC
PIN 10 = GND
www.DataSheet4U.net
FUNCTION TABLE
Output
Enable
L
L
L
Inputs
Clock
L,H,
HX
X = don’t care
Z = high impedance
Output
DQ
HH
LL
X no
change
XZ
1




KK74HC374A pdf, 반도체, 판매, 대치품
KK74HC374A
AC ELECTRICAL CHARACTERISTICS (CL=50pF,Input tr=tf=6.0 ns)
Symbol
Parameter
fmax Maximum Clock Frequency (50% Duty Cycle)
(Figures 1 and 4)
tPLH, tPHL Maximum Propagation Delay, Clock to Q
(Figures 1 and 4)
tPLZ, tPHZ Maximum Propagation Delay, Output Enable to
Q (Figures 2 and 5)
tPZH, tPZL Maximum Propagation Delay, Output Enable to
Q (Figures 2 and 5)
tTLH, tTHL Maximum Output Transition Time, Any Output
(Figures 1 and 4)
CIN
COUT
Maximum Input Capacitance
Maximum Three-State Output Capacitance
(Output in High-Impedance State)
VCC Guaranteed Limit
V 25 °C 85°C 125°C Unit
to
-55°C
2.0 6.0 5.0 4.0 MHz
4.5 30 24 20
6.0 35 28 24
2.0 125 155 190 ns
4.5 25 31 38
6.0 21 26 32
2.0 150 190 225 ns
4.5 30 38 45
6.0 26 33 38
2.0 150 190 225 ns
4.5 30 38 45
6.0 26 33 38
2.0 75
4.5 15
6.0 13
95 110 ns
19 22
16 19
- 10 10 10 pF
- 15 15 15 pF
Power Dissipation Capacitance (Per Enabled
Output)
CPD Used to determine the no-load dynamic power
consumption: PD=CPDVCC2f+ICCVCC
Typical @25°C,VCC=5.0 V
34
TIMING REQUIREMENTS (CL=50pF,Input tr=tf=6.0 ns)
Symbol
Parameter
VCC
V
tSU Minimum Setup Time, Data to 2.0
Clock (Figure 3)
4.5
6.0
th Minimum Hold Time, Clock 2.0
to Data (Figure 3)
4.5
6.0
tw Minimum Pulse Width, Clock 2.0
(Figure 1)
4.5
6.0
tr, tf Maximum Input Rise and Fall 2.0
Times (Figure 1)
4.5
6.0
Guaranteed Limit
25 °C to
-55°C
85°C
125°C
50 65 75
10 13 15
9 11 13
555
555
555
60 75 90
12 15 18
10 13 15
1000
500
400
1000
500
400
1000
500
400
pF
Unit
ns
ns
ns
ns
4

4페이지












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