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KK74HCT374A 데이터시트 PDF




KODENSHI KOREA에서 제조한 전자 부품 KK74HCT374A은 전자 산업 및 응용 분야에서
광범위하게 사용되는 반도체 소자입니다.


 

PDF 형식의 KK74HCT374A 자료 제공

부품번호 KK74HCT374A 기능
기능 Octal 3-State Noninverting D Flip-Flop
제조업체 KODENSHI KOREA
로고 KODENSHI KOREA 로고


KK74HCT374A 데이터시트 를 다운로드하여 반도체의 전기적 특성과 매개변수에 대해 알아보세요.



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KK74HCT374A 데이터시트, 핀배열, 회로
TECHNICAL DATA
Octal 3-State
Noninverting D Flip-Flop
High-Performance Silicon-Gate CMOS
KK74HCT374A
The KK74HCT374A is identical in pinout to the LS/ALS374.
The KK74HCT374A may be used as a level converter for interfacing
TTL or NMOS outputs to High-Speed CMOS inputs.
Data meeting the setup and hold time is clocked to the outputs with
the rising edge of the Clock. The Output Enable input does not affect the
states of the flip-flops, but when Output Enable is high, the outputs are
forced to the high-impedance state; thus, data may be stored even when
the outputs are not enabled.
TTL/NMOS-Compatible Input Levels
Outputs Directly Interface to CMOS, NMOS, and TTL
Operating Voltage Range: 4.5 to 5.5 V
Low Input Current: 1.0 µA
ORDERING INFORMATION
KK74HCT374AN Plastic
KK74HCT374ADW SOIC
TA = -55° to 125° C for all packages
LOGIC DIAGRAM
PIN ASSIGNMENT
PIN 20=VCC
PIN 10 = GND
www.DataSheet4U.net
FUNCTION TABLE
Output
Enable
L
L
L
Inputs
Clock
L,H,
HX
X = don’t care
Z = high impedance
Output
DQ
HH
LL
X no
change
XZ
1




KK74HCT374A pdf, 반도체, 판매, 대치품
KK74HCT374A
AC ELECTRICAL CHARACTERISTICS (VCC =5.0 V ± 10%, CL=50pF,Input tr=tf=6.0 ns)
Symbol
Parameter
fmax
tPLH, tPHL
tPLZ, tPHZ
tPZH, tPZL
tTLH, tTHL
CIN
COUT
Maximum Clock Frequency (50% Duty Cycle)
(Figures 1 and 4)
Maximum Propagation Delay, Clock to Q
(Figures 1 and 4)
Maximum Propagation Delay, Output Enable to
Q (Figures 2 and 5)
Maximum Propagation Delay, Output Enable to
Q (Figures 2 and 5)
Maximum Output Transition Time, Any Output
(Figures 1 and 4)
Maximum Input Capacitance
Maximum Three-State Output Capacitance
(Output in High-Impedance State)
Guaranteed Limit
25 °C
to
-55°C
85°C
125°C
30 24
20
Unit
MHz
31 39
47 ns
30 38
45 ns
30 38
45 ns
12 15
18 ns
10 10
15 15
10 pF
15 pF
Power Dissipation Capacitance (Per Flip-Flop)
CPD Used to determine the no-load dynamic power
consumption:
PD=CPDVCC2f+ICCVCC
Typical @25°C,VCC=5.0 V
65
pF
TIMING REQUIREMENTS (VCC =5.0 V ± 10%, CL=50pF,Input tr=tf=6.0 ns)
Symbol
Parameter
tSU Minimum Setup Time, Data to
Clock (Figure 3)
th Minimum Hold Time, Clock
to Data (Figure 3)
tw Minimum Pulse Width, Clock
(Figure 1)
tr, tf Maximum Input Rise and Fall
Times (Figure 1)
Guaranteed Limit
25 °C to
-55°C
85°C
125°C
12 15 18
5.0 5.0 5.0
12 15 18
500 500 500
Unit
ns
ns
ns
ns
4

4페이지












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