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PDF PNX17XX Data sheet ( Hoja de datos )

Número de pieza PNX17XX
Descripción Connected Media Processor
Fabricantes NXP Semiconductors　
Logotipo NXP Semiconductors Logotipo



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PNX17xx Series Data Book
Volume 1 of 1
Connected Media Processor
www.DataSheet.net/
Rev. 1 — 17 March 2006
Datasheet pdf - http://www.DataSheet4U.co.kr/

1 page




PNX17XX pdf
Philips Semiconductors
Volume 1 of 1
PNX17xx Series
Chapter 9: DDR Controller
1.
2.
2.1
2.1.1
2.1.2
2.1.3
2.2
2.2.1
2.2.2
2.2.3
2.2.4
2.2.5
2.2.6
2.3
2.3.1
2.3.2
2.4
2.5
2.5.1
2.5.2
2.5.3
2.5.4
Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
Functional Description . . . . . . . . . . . . . . . . . . 9-1
Start and Warm Start . . . . . . . . . . . . . . . . . . . . . . 9-2
The Start Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
Warm Start. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
Observing Start State . . . . . . . . . . . . . . . . . . . . . 9-3
Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
The First Level of Arbitration: Between the DMA
and the CPU9-3
Second Level of Arbitration. . . . . . . . . . . . . . . . . 9-6
Dynamic Ratios. . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
Pre-Emption. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
Back Log Buffer (BLB). . . . . . . . . . . . . . . . . . . . . 9-9
PMAN (Hub) versus DDR Controller Interaction9-
9
Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10
Memory Region Mapping Scheme . . . . . . . . . 9-10
DDR Memory Rank Locations . . . . . . . . . . . . . 9-12
Clock Programming . . . . . . . . . . . . . . . . . . . . . . 9-13
Power Management . . . . . . . . . . . . . . . . . . . . . . 9-13
Halting and Unhalting . . . . . . . . . . . . . . . . . . . . 9-14
MMIO Directed Halt . . . . . . . . . . . . . . . . . . . . . . 9-14
Auto Halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14
Observing Halt Mode . . . . . . . . . . . . . . . . . . . . . 9-15
2.5.5
3.
3.1
3.2
3.3
3.4
3.5
3.6
4.
4.0.1
4.1
4.2
4.3
4.4
4.5
4.6
4.7
5.
5.1
5.2
6.
Sequence of Actions. . . . . . . . . . . . . . . . . . . . . . 9-16
Application Notes . . . . . . . . . . . . . . . . . . . . . . . 9-16
Memory Configurations . . . . . . . . . . . . . . . . . . . 9-16
Error Signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
Data Coherency. . . . . . . . . . . . . . . . . . . . . . . . . . 9-18
Programming the Internal Arbiter . . . . . . . . . . . 9-18
The DDR Controller and the DDR Memory
Devices9-20
Timing Diagrams and Tables. . . . . . . . . . . . 9-20
Tcas Timing Parameter . . . . . . . . . . . . . . . . . . . 9-21
Trrd and Trc Timing Parameters . . . . . . . . . . . 9-21
Trfc Timing Parameter . . . . . . . . . . . . . . . . . . . . 9-21
Twr Timing Parameter . . . . . . . . . . . . . . . . . . . . 9-22
Tras Timing Parameter . . . . . . . . . . . . . . . . . . . 9-22
Trp Timing Parameter . . . . . . . . . . . . . . . . . . . . 9-22
Trcd_rd Timing Parameter. . . . . . . . . . . . . . . . . 9-23
Trcd_wr Timing Parameter . . . . . . . . . . . . . . . . 9-23
Register Descriptions . . . . . . . . . . . . . . . . . . . 9-23
Register Summary . . . . . . . . . . . . . . . . . . . . . . . 9-24
Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-25
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-32
Chapter 10: LCD Controller
1. Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
1.1 LCD Controller Features . . . . . . . . . . . . . . . . . . 10-1
2. Functional Description . . . . . . . . . . . . . . . . . 10-1
2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
2.2 Power Sequencing . . . . . . . . . . . . . . . . . . . . . . . 10-2
3. Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
3.2 Power Sequencing State Machine . . . . . . . . . 10-3
www.DataSheet.net/
3.2.1
3.2.2
3.2.3
3.2.4
3.3
3.4
4.
4.1
IDLE state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
DCEN state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
BLEN state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
PEPED state . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Gating Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Register Descriptions . . . . . . . . . . . . . . . . . . . 10-6
LCD MMIO Registers . . . . . . . . . . . . . . . . . . . . . 10-7
Chapter 11: QVCP
1.
1.1
2.
2.1
2.2
2.3
2.3.1
2.3.2
2.3.3
2.3.4
2.3.5
2.3.6
2.3.7
2.4
2.4.1
Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
Functional Description . . . . . . . . . . . . . . . . . 11-4
QVCP Block Diagram . . . . . . . . . . . . . . . . . . . . 11-4
Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
Layer Resources and Functions . . . . . . . . . . . 11-6
Memory Access Control (DMA CTRL) . . . . . . 11-6
Pixel Formatter Unit (PFU) . . . . . . . . . . . . . . . . 11-7
Chroma Key and Undither (CKEY/UDTH) Unit 11-
7
Chroma Upsample Filter (CUPS) . . . . . . . . . 11-11
Linear Interpolator (LINT) . . . . . . . . . . . . . . . . 11-11
Video/Graphics Contrast Brightness Matrix
(VCBM)11-11
Layer and Fetch Control . . . . . . . . . . . . . . . . . 11-12
Pool Resources and Functions . . . . . . . . . . . 11-13
CLUT (Color Look Up Table) . . . . . . . . . . . . . 11-13
2.4.2
2.4.3
2.4.4
2.4.5
2.4.6
2.4.7
2.5
2.6
2.6.1
2.6.2
2.7
2.7.1
2.7.2
2.7.3
2.7.4
DCTI (Digital Chroma/Color Transient
Improvement)11-13
HSRU (Horizontal Sample Rate Upconverter). 11-
13
HIST (Histogram Modification) Unit . . . . . . . . 11-14
LSHR (Luminance/Luma Sharpening) Unit . 11-14
Color Features (CFTR) Unit . . . . . . . . . . . . . . 11-14
PLAN (Semi Planar DMA) Unit . . . . . . . . . . . . 11-15
Screen Timing Generator . . . . . . . . . . . . . . . . 11-15
Mixer Structure . . . . . . . . . . . . . . . . . . . . . . . . . 11-16
Key Generation . . . . . . . . . . . . . . . . . . . . . . . . . 11-18
Alpha Blending. . . . . . . . . . . . . . . . . . . . . . . . . . 11-19
Output Pipeline Structure. . . . . . . . . . . . . . . . . 11-19
Supported Output Formats . . . . . . . . . . . . . . . 11-20
Layer Selection . . . . . . . . . . . . . . . . . . . . . . . . . 11-20
Chrominance Downsampling (CDNS). . . . . . 11-20
Gamma Correction and Noise Shaping (GNSH&
ONSH)11-20
PNX17XX_SER_1
Preliminary data sheet
Rev. 1 — 17 March 2006
© Koninklijke Philips Electronics N.V. 2006. All rights reserved.
-5
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PNX17XX arduino
Philips Semiconductors
Volume 1 of 1
PNX17xx Series
2.1.3
2.1.4
2.1.5
2.1.6
2.1.7
2.1.8
Bit Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3
Control Register . . . . . . . . . . . . . . . . . . . . . . . . . 25-3
Status Decoder and Register . . . . . . . . . . . . . . 25-3
Input Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3
Address Register and Comparator . . . . . . . . . 25-3
Data Shift Register . . . . . . . . . . . . . . . . . . . . . . . 25-4
2.1.9
2.1.10
3.
3.1
Related Interrupts . . . . . . . . . . . . . . . . . . . . . . . . 25-4
Modes of Operation . . . . . . . . . . . . . . . . . . . . . . 25-4
Register Descriptions . . . . . . . . . . . . . . . . . . . 25-7
Register Tables . . . . . . . . . . . . . . . . . . . . . . . . . . 25-8
Chapter 26: Memory Arbiter
1.
1.1
2.
2.1
2.2
2.2.1
2.3
Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1
Functional Description . . . . . . . . . . . . . . . . . 26-1
Arbiter Features . . . . . . . . . . . . . . . . . . . . . . . . . 26-2
ID Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2
DCS Gate. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3
Arbitration Algorithm . . . . . . . . . . . . . . . . . . . . . 26-3
2.3.1
3.
3.1
3.2
4.
4.1
Arbiter Startup Behavior. . . . . . . . . . . . . . . . . . . 26-6
Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-6
Clock Programming . . . . . . . . . . . . . . . . . . . . . . 26-6
Register Programming Guidelines . . . . . . . . . . 26-6
Register Descriptions . . . . . . . . . . . . . . . . . . . 26-7
Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7
Chapter 27: Power Management
1.
1.1
1.1.1
Power Management Mechanisms. . . . . . . 27-1
Clock Management . . . . . . . . . . . . . . . . . . . . . . 27-1
Essential Operating Infrastructure During
Powerdown27-1
1.1.2
1.1.3
1.1.4
1.1.5
Module Powerdown Sequence . . . . . . . . . . . . . 27-1
Peripheral Module Wakeup Sequence . . . . . . 27-2
TM5250 Powerdown Modes . . . . . . . . . . . . . . . 27-2
SDRAM Controller. . . . . . . . . . . . . . . . . . . . . . . . 27-3
Chapter 28: Pixel Formats
1.
2.
3.
3.1
3.2
3.3
3.4
3.5
3.5.1
Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-1
Summary of Native Pixel Formats . . . . . . 28-2
Native Pixel Format Representation . . . . 28-3
Indexed Formats. . . . . . . . . . . . . . . . . . . . . . . . . 28-3
16-Bit Pixel-Packed Formats . . . . . . . . . . . . . . 28-4
32-Bit Pixel-Packed Formats . . . . . . . . . . . . . . 28-4
Packed YUV 4:2:2 Formats . . . . . . . . . . . . . . . 28-5
Planar YUV 4:2:0 and YUV 4:2:2 Formats . . 28-6
Planar Variants . . . . . . . . . . . . . . . . . . . . . . . . . . 28-6
3.5.2
3.5.3www.DataSheet.net/
4.
5.
6.
7.
8.
Semi-Planar 10-Bit YUV 4:2:2 and 4:2:0 Formats
28-9
Packed 10-bit YUV 4:2:2 format . . . . . . . . . . . 28-10
Universal Converter. . . . . . . . . . . . . . . . . . . . 28-10
Alpha Value and Pixel Transparency. . . 28-11
RGB and YUV Values . . . . . . . . . . . . . . . . . . 28-11
Image Storage Format . . . . . . . . . . . . . . . . . 28-11
System Endian Mode . . . . . . . . . . . . . . . . . . 28-12
Chapter 29: Endian Mode
1. Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-1
1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-1
2. Functional Description . . . . . . . . . . . . . . . . . 29-2
2.1 Endian Mode System Block Diagram . . . . . . . 29-2
3. Endian Mode Theory . . . . . . . . . . . . . . . . . . . 29-4
3.1 Law 1: The “CPU Rule” . . . . . . . . . . . . . . . . . . . 29-4
3.2 Law 2: The “DMA Convention Rule” . . . . . . . . 29-6
4. PNX17xx Series Endian Mode Architecture
Details29-7
4.1 Global Endian Mode . . . . . . . . . . . . . . . . . . . . . 29-7
4.2 Module Control . . . . . . . . . . . . . . . . . . . . . . . . . . 29-7
4.3 Module DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-8
4.4 SIMD Programming Issues. . . . . . . . . . . . . . . . 29-8
4.5 Optional Endian Mode Override . . . . . . . . . . . 29-8
5.
6.
6.1
6.2
6.2.1
6.2.2
6.3
6.4
6.5
6.6
7.
1.
Example: Audio In—Programmer’s View 29-
9
Implementation Details . . . . . . . . . . . . . . . . 29-10
PMAN Network Endian Block Diagram . . . . . 29-10
DMA Across a DTL Interface . . . . . . . . . . . . . 29-11
DTL Data Ordering Rules . . . . . . . . . . . . . . . . 29-11
Address Invariant Data Ordering Rules . . . . 29-12
Data Transfers Across the DCS Network . . . 29-12
DMA Across the MTL Bus . . . . . . . . . . . . . . . . 29-13
DTL-to-MTL Adapters. . . . . . . . . . . . . . . . . . . . 29-14
PCI Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-14
Detailed Example . . . . . . . . . . . . . . . . . . . . . . 29-15
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-1
Chapter 30: DCS Network
2. Functional Description . . . . . . . . . . . . . . . . . 30-1 2.1
2.2
Error Generation . . . . . . . . . . . . . . . . . . . . . . . . . 30-2
Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . 30-2
PNX17XX_SER_1
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Rev. 1 — 17 March 2006
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Hoja de datos destacado

Número de piezaDescripciónFabricantes
PNX17XXConnected Media ProcessorNXP Semiconductors
NXP Semiconductors

Número de piezaDescripciónFabricantes
SLA6805M

High Voltage 3 phase Motor Driver IC.

 Sanken
Sanken
SDC1742

12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.

 Analog Devices
Analog Devices


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