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부품번호 | GLT5640L32-7 기능 |
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기능 | CMOS Synchronous DRAM 2M x 32 SDRAM | ||
제조업체 | ETC | ||
로고 | |||
G-LINK
ADVANCED
GLT5640L32
CMOS Synchronous DRAM
2M x 32 SDRAM
512K x 32bit x 4Banks
Synchronous DRAM
G-Link Technology Corporation
G-Link Technology Corporation,TaiwanWeb :
www.glink.com.tw Email : [email protected]
TEL : 886-2-26599658
GLINK reserves the right to change products or specification without notice.
G-Link Technology Corp.
1
Dec 2003 Rev.0.3
G-LINK
PIN ASSIGNMENT (TOP VIEW)
ADVANCED
GLT5640L32
CMOS Synchronous DRAM
VDD 1
86 VSS
DQ0 2
85 DQ15
VDDQ 3
84 VSSQ
DQ1 4
83 DQ14
DQ2 5
82 DQ13
VSSQ 6
81 VDDQ
DQ3 7
80 DQ12
DQ4 8
79 DQ11
VDDQ 9
78 VSSQ
DQ5 10
77 DQ10
DQ6 11
76 DQ9
VSSQ 12
75 VDDQ
DQ7 13
74 DQ8
N.C 14
73 N.C
VDD 15
72 VSS
DQM0 16
71 DQM1
/WE 17
70 N.C
/CAS 18 86Pin TSOP (II) 69 N.C
/RAS 19 0.5 mm Pin pitch 68 CLK
/CS 20 (400mil x 875mil) 67 CKE
N.C 21
66 A9
BA0 22
65 A8
BA1 23
64 A7
A10/AP 24
63 A6
A0 25
62 A5
A1 26
61 A4
A2 27
60 A3
DQM2 28
59 DQM3
VDD 29
58 VSS
N.C 30
57 N.C
DQ16 31
56 DQ31
VSSQ 32
55 VDDQ
DQ17 33
54 DQ30
DQ18 34
53 DQ29
VDDQ 35
52 VSSQ
DQ19 36
51 DQ28
DQ20 37
50 DQ27
VSSQ 38
49 VDDQ
DQ21 39
48 DQ26
DQ22 40
47 DQ25
VDDQ 41
46 VSSQ
DQ23 42
45 DQ24
VDD 43
44 VSS
G-Link Technology Corp.
4
Dec 2003 Rev.0.3
4페이지 G-LINK
ADVANCED
GLT5640L32
CMOS Synchronous DRAM
DC CHARACTERISTICS (DC Operating Conditions Unless Otherwise Noted)
PARAMETER
Operating Current
Precharge Standby Current
in Power-down Mode
Precharge Standby Current
in Non Power-down Mode
Active Standby Current in
Power-down Mode
Active Standby Current in
Non Power-down Mode
Operating Current
(Burst Mode)
Operating Current
Self Refresh Current
Notice :
SYM.
IDD1
IDD2P
IDD2PS
IDD2N
IDD2NS
IDD3P
IDD3PS
IDD3N
IDD3NS
IDD4
IDD5
IDD6
TEST CONDITION
BURST Length = 1, One Bank Active
tRAS ≥ tRAS(min), tRP ≥ tRP(min)
IOL = 0 mA
SPEED
UNIT NOTE
5 -5.5 -6 -7 -8 -10
230 220 200 1800 170 150 mA
1
CKE ≤ VIL(max), tCK = 15ns
CKE ≤ VIL(max), tCK=
2 mA -
2 mA -
CKE ≥ VIH(min), CS ≥ VIH(min), tCK= 15ns
Input signals are changed on time during 2CKLS
All this pins ≥ VDD - 0.2 or ≤ 0.2V
30
CKE ≥ VIH(min), tCK=
Input signals are stable
CKE ≥ VIL(max), tCK = 15ns
20
15
CKE ≥ VIL(max), tCK=
15
CKE ≥ VIH(min), CS ≥ VIH(min), tCK=15ns
Input signals are changed on time during 2CLKS
All other pin ≥ VDD - 0.2V or ≤ 0.2V
60
CKE ≥ VIH(min), tCK=
Input signals are stable
50
tCK ≥ tCK(min)
tRAS ≥ tRAS(min), IOL = 0 mA
All Bank Active
CL=3 440 410 380 340 300 250
CL=2 - - - - 250 200
tRRC ≥ tRRC(min) All banks active
250 240 220 200 190 180
CKE ≤ 0.2V
2
mA
mA
mA
mA
mA
mA
mA
mA
mA
-
-
-
-
-
-
1
2
3
1. IDD1 and IDD4 depend on output loading and cycle rates. Specified values are measured with the output open
2. Min. of tRRC (Refresh RAS cycle time) is shown at AC CHARACTERISTICS II
3. GLT5640L32-5/5.5/6/7/8/10
G-Link Technology Corp.
7
Dec 2003 Rev.0.3
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부품번호 | 상세설명 및 기능 | 제조사 |
GLT5640L32-10 | CMOS Synchronous DRAM 2M x 32 SDRAM | ETC |
GLT5640L32-5 | CMOS Synchronous DRAM 2M x 32 SDRAM | ETC |
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